Etch Wafer Capacitance 성분과 Vdc 관계 문의드립니다. [Sheath 크기 및 전위 분포]
2024.06.19 19:51
안녕하세요 저는 반도체회사에서 Dry Etch 공정 엔지니어로 근무중입니다.
Etch Profile을 Control하는 방법들을 연구하고있는데, 그 중에 Wafer내 영역별로 Capacitance 성분을 조절하여 Etch Profile을 Control 해보는 방법을 구상 중에 있습니다.
여기서 궁금한게, Capacitance 성분이 높은 영역은 Sheath Energy가 작아져 Etch 효율이 떨어질 것으로 생각했는데 제 생각이 맞을지 아니면 Capacitance 성분이 높아지면 해당 영역은 전하 축적량이 커져 Vdc값이 음의 방향으로 커져서 Sheath Energy가 커지는것이 맞을까요?
가능합니다. 잘 생각해 보시면 edge ring (focue ring) 근방의 wafer의 cap 도 변합니다. 한가지 꼭 생각할 것은 wafer cap 변화는 wafer 표면의 하전량을 바꾸고, 이는 wafer 상단에 형성되는 sheath 전위의 크기를 바꿉니다. 쉬스 전위의 분포는 tilt 를 유발할 수 있음을 고려해 보세요 (저희 연구실 발표 논문에도 관련 자료가 있으니 찾아 보시고요).