Edge ring의 주요 기능은 wafer edge 쪽의 공정 상태를 개선시키기 위해서 사용합니다. Etcher 의 경우 공정상태란 식각각도 및 식각률을 개선시켜 공정 균일도를 증가시기겠습니다. 이의 근원적인 해결책은 플라즈마 쉬스, 즉 edge 링을 이용한 플라즈마 쉬스를 조절하는 방법이 춰천되빈다. 플라즈마 쉬스를 증가시키는 방법으로는 쉬스 전위의 형성의 이해가 필요합니다. (쉬스에 대해서 본 게시판 내에 다수 설명이 되어있습니다.)

쉬스의 크기는 플라즈마 전위 (공간전위)와 표면 전위의 차이의 전위차에 비례하며, 공간 전위는 플라즈마 밀도에 비례하고 표면전위는 플라즈마 온도에 비례하므로, 플라즈마 생성 조건과 밀도 분포에 비례하게 되며, 밀도 분포는 가스 흐름에 영향을 받습니다. 또한 표면 전위는 부도체 표면에 축적되는 전하량에 비례하는데, 주로 플라즈마 내의 고속 전자들이 많으면 (온도가 높고, EEDF의 tail 의 비율이 커지면) 더 많은 전하가 플라즈마로 부터 나가고 재료의 유전상수와 저항이 커지면 축적분이 커지게 됩니다. 

이 설명을 보시면 edge ring이 위치흔 곳, 즉 wafer edge 쪽은 pump 쪽으로의 유속이 큰 곳이므로 edge 링에 의한 유속 변화에 신경써야 함을 알 수 있고, edge ring의 표면에 누적되는 표면 전위는 링 재료의 유전율 값등의 전기적 물성에 민감하게 됩니다. 이를 종합하면 식각용 edge ring의 재료 변경, 불순물 및 제작, 표면 거칠기 등과 기하학적 구조까지, 해당 공간의 플라즈마 특성, 특히 쉬스를 변화시키는데 주요 요소 인자가 됨을 이해할 수 있겠습니다.

따라서, 일단 edge ring 에 의해서는 bulk plasma 변동에는 큰 영향이 없다는 가정 (미세한 변화가 유발될 개연성은 충분히 존재합니다만),에서, edge ring 구조 및 설계는 제작 단계로 부터 관리가 되어야 하며, 설치 및 edge ring bias 등의 기술 개발에는 주변 공간에 형성되는 쉬스의 이해 (플라즈마 조건을 넣은 모델)를 기반으로 기술 개발하는 접근 방법을 추천합니다.  

여기서 전압이 오른다 내린다의 의미가 혼선을 준 것 같습니다. 

일단 쉬스에너지 = 플라즈마 전위(공간)-전극면의 표면전위의 차이값이고, 이 차이값에 비례해서 쉬스 크기(두께)가 커집니다. 

쉬스 크기가 커진다는 의미는 쉬스 경계지점 (이온이 Bohm 속도를 가지는 지점)이 조금 더 먼곳으로 이동한다는 의미로서,

이 지점(쉬스 경계가 만드는 등전위면)이 평탄하게 되면 입사하는 이온들이 균일하게 시편에 도달하게 됩니다. 

따라서 edge ring은 이 쉬스 면을 조절해서 웨이퍼 가장자리의 식각수율을 높이려는 대책이라 할 수 있습니다.

여기서 2가지 가정이 가능합니다.  중심으로 부터 반경 방향으로 보면 wafer edge와 edge ring 쪽으로 플라즈마 밀도가 감소하고 플라즈마 전위도 감소하게 됩니다. (중심에 비해서 상대적으로 낮아지는데, 이는 플라즈마의 확산에 기인합니다. 이 확산을 키우고 플라즈마 평탄화 하기 위해서 전극 간의 gap을 조절해서 장비를 설계하거나 운전하기도 합니다만 자연의 현상이라 이를 극복하기가 쉽지 않고, 따라서 edge ring을 이용합니다) edge ring에서 만들어지는 쉬스 전위가 일정하다면 즉, edge ring에 bias RF를 인가하지 않을 경우라면 (기존의 방법) edge ring의 쉬스 경계면을 높여야 wafer 면의 쉬스 전위면과 맞춰줄 수 있겠습니다. 

--> 따라서 등전위 면을 wafer 쪽에 맞추는 방법 1은 물리적으로 쉬스 경계를 높이는 방법인데, 이는 edge ring을 위치를 위/아래로 조절하는 방법입니다. 다만, 이 경우 유의해야 할 점은 gas flow에 영향을 미치는 문제가 심각해 질 수 있습니다. 

--> 방법 2는 쉬스 거리를 크게 하는 방법이고 이는 edge ring 표면에 형성되는 표면 전위를 낮추는 것입니다. 표면 전위를 낮추려면 edge ring의 Vdc 값을 음으로 키우는 방법을 쓸 수 있습니다. 즉, edge ring에 별도의 power을 인가하는 방법이 되겠으니, 독립 전력을 쓰던가 아니면 옆에 wafer bias를 공유하던가 하는 방안이 있을 수 있겠습니다. 다만 미세 전력 조절이 가능해야 합니다. (여기서 표면 전위를 낮춘다는 의미가 전위값이 음으로 커지게 해야 한다는 의미로서, 음전위가 커진다는 뜻임을 강조합니다) 

Vdc 값은 부도체 전극의 표면 전위값이므로 하전량에 비례하거나 인가 주파수 및 Vpp 값과 이온 질량 등의 함수입니다. 여기서 조절할 수 있는 값은 Vpp 값이 되겠습니다. 실공정에서 edge ring도 wafer와 같이 식각이 진행이 되므로, 공정이 진행이 되면 표면이 거칠어지고 식각이 일어나게 되고, 이를 보상하기 위해서 ring 의 위치를 조절하면서 bias를 인가하는 방법, 이에 대한 데이터를 비축한다면 통계적으로 운전 변수를 도출하고, edge ring 위치 조절과 인가 전력 및 교체 시기를 특정하는 방법을 개발하실 수 있을 것 같습니다. 데이터 확보가 어렵지 이론적으로는 그리 힘든 일은 아닐 것입니다. 도전해 보시기 바랍니다.