CCP Wafer Warpage에 따른 CCP Type Chamber 내부 Impedance
2020.04.06 11:29
안녕하세요,
반도체 회사에서 CVD 장비 업무를 맡고 있는 이윤재입니다.
업무 중 CCP Type Chamber에 Warpage 심화 Wafer가 투입되었을 때,
Impedance I 가 Drop 되는 현상이 있었습니다.
이 때 이 원인을 파악하려고 하는데, 논문이나 과거 자료를 봐도 나오지가 않아서
질문을 드립니다..
Q. Warpage 심화 Wafer가 상대적으로 Flat한 Wafer 보다 Impedance Drop이 되는 원인은,
Edge 쪽 ( Wafer와 Heater가 Contact 되지 않음) 이 문제가 되는 것으로 추정되는데
정확한 원인이 무엇인지 궁금합니다.
감사합니다.
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poly식각을 위한 조언 부탁드립니다.
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두가지 이슈를 말씀하시는 것 같습니다.
1. 식각 및 박막 공정을 진행하면 당연히 챔버 임피던스는 바뀌게 됩니다. 특히 CCP 의 경우 전극과 벽면의 erosion 혹은 오염으로 인해 ccapacitance 특성이 바뀌겠습니다. 표면적 변화와 피막의 절연층이 만드는 변화입니다.
2. 플라즈마가 생성된 상태에서 ESC 위의 wafer간에는 접촉 면에서 cap 성분이 만들어지고, 특히 wafer edge 쪽에서 국부적으로 전체 cap에 영향을 많이 미치게 됩니다. 특히 warpage가 심화되면 간극이 생기면서 그 값이 변할 수 밖에 없겠고, 웨이퍼와 전극 사이로 byproduct와 플라즈마의 유입으로 인해 오염 혹은 erosion 등이 심화되니 이는 공정 시간이 가면서 더욱 심화될 수 있겠습니다.
3. 대체 방법으로는 주기적인 관리 방법의 개발이 유일한 것 같네요. 기구적으로 wafer 경계면의 노출을 최대한 감소시키는 방법도 있겠으나, 장치를 개조해야 하는 문제가 있으며, 추가 부품을 사용하는 경우 (가스 flow, 플라즈마 분포 균일도를 일차 고려하는 등의 협업의 폭이 커질 수 있습니다) 따라서, 주기적 관리 방법을 찾는 것이 좋을 것 같은데, 이를 위해서는 교체 주기 및 부분적 세정 주기를 진단하고 결정하는 FDC 기법을 수립하셔서, 선제적으로 관리하는 방법이 좋을 것 같습니다.